考研数电·零基础讲义 第13讲（中）｜脉冲触发与边沿触发的触发器

考研数电·零基础讲义 · 第 13 讲（中）｜脉冲触发与边沿触发的触发器 学完本讲，你能说清楚边沿触发器和脉冲（主从）触发器"内部两道门怎么配合"，记住三种触发方式各自的动作特点，并且会根据 CLK 和输入波形，正确画出边沿触发器和主从 JK 触发器的输出波形。预计用时 90 分钟。

本讲地图#

• 问题从哪来：电平触发的触发器在 CLK 有效期间会被输入反复改写（甚至"空翻"），抗干扰差。
• 边沿触发：用两个 D 锁存器串起来、让它们"轮流开门"，触发器只在 CLK 上升沿（或下降沿）那一瞬间按输入改变状态——最常用、最可靠。
• 脉冲触发（主从结构）：主从 SR、主从 JK 触发器，输出在 CLK 下降沿变化，但 CLK=1 期间的输入变化都会被主触发器"记账"，画波形时最容易错。
• 三种触发方式对比 + 触发器的动态参数（建立时间、保持时间、传输延迟、最高时钟频率）。
• 华师怎么考：考纲"触发器"条目下，给 CLK 和输入波形画输出波形、比较触发方式是基础题；后面计数器、寄存器、时序电路分析题（如 2026 回忆题第 7 题）默认都用边沿触发器，必须熟练。
• 教材对应：阎石第六版 5.3.2（边沿触发）、5.3.3（脉冲触发）、5.3.5（动态特性）。

前置知识#

• SR 锁存器、电平触发 SR 触发器、D 锁存器及电平触发的动作特点，见第 13 讲（上）。
• CMOS 传输门的开关作用，见第 06 讲。
• 与非门"有 0 出 1"的封锁作用，见第 02 讲（上）。

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一、电平触发到底哪里不好#

1.1 回顾：门开着的时候谁都能改#

上一讲的电平触发器，CLK=1 时就像一扇一直敞开的门：这段时间里输入变一次，输出就可能变一次。来一个干扰毛刺，状态就被改掉了。

1.2 更严重的问题：空翻#

设想把 D 锁存器的$\overline{Q}$接回自己的$D$（⁠$D=\overline{Q}$⁠），本意是"每来一个时钟，状态翻一次"。可是 CLK=1 期间锁存器是"透明"的：

$Q=0 \Rightarrow D=1 \Rightarrow Q$变 1 $\Rightarrow D=0 \Rightarrow Q$又变 0 $\Rightarrow\cdots$

只要 CLK 还是高电平，它就会来回翻个不停，CLK 落下时停在哪个状态全凭运气。这种"一个时钟脉冲里翻了不止一次"的现象叫空翻。

我们真正想要的是：每个时钟只"动一下"，而且只按某一瞬间的输入来动。这就是本讲两种新触发方式要解决的事。

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二、边沿触发：只在那一瞬间"拍照"#

2.1 大白话：录像机和照相机#

• 电平触发像录像机：CLK=1 的整段时间都在"录"，输入的一举一动都录进去。
• 边沿触发像照相机：只在 CLK 跳变的那一瞬间"咔嚓"拍一张，拍到的是那一刻的输入；拍照前后输入怎么变都无所谓。

怎么做出一台"照相机"？想想船闸：船闸有前后两道闸门，永远不会同时打开。船先进前闸（前门开、后门关），然后前门关上、后门打开，船才出去。水流永远不会一冲到底。

2.2 电路结构：两个 D 锁存器串联#

把两个电平触发的 D 锁存器$FF_1$⁠、$FF_2$串起来：$FF_1$的输出$Q_1$接$FF_2$的输入，$FF_2$的输出就是整个电路的输出$Q$⁠。

• $FF_1$叫主触发器（主锁存器），它的时钟是$CLK_1=\overline{CLK}$（CLK 经过一个反相器）；
• $FF_2$叫从触发器（从锁存器），它的时钟是$CLK_2=CLK$⁠。

因为两个时钟正好相反，两道门永远不会同时打开——这就是电路版的船闸。

图 1：用两个 D 锁存器组成的上升沿 D 触发器。CLK=0 时主开从关，CLK=1 时主关从开（动画循环切换两个阶段）

2.3 一步一步看它怎么工作#

① CLK = 0 时：$CLK_1=1$⁠，主触发器门开，$Q_1$ 跟着$D$走；$CLK_2=0$⁠，从触发器门关，$Q$ 保持不动。新数据只走到了"半路" $Q_1$⁠。

② CLK 由 0 跳到 1（上升沿）的瞬间：主触发器的门关上，$Q_1$被锁定为上升沿到达前一瞬间的$D$⁠；同时从触发器的门打开，$Q=Q_1$⁠。于是$Q$变成了"上升沿那一刻的$D$"。

③ CLK = 1 期间：主触发器门关着，$D$再怎么变也进不来；从触发器虽然开着，但它的输入$Q_1$不变，所以$Q$也不变。

④ CLK 由 1 回到 0（下降沿）：从触发器关门，保持；主触发器开门，重新开始跟随$D$⁠。$Q$仍然不变。

结论：$Q$只在 CLK 上升沿改变，变成上升沿到达时刻$D$的值，其余时间$D$的变化对$Q$毫无影响。这就是上升沿触发的 D 触发器。

实际的 CMOS 边沿 D 触发器正是这样做的：两个由传输门和反相器组成的 D 锁存器，用互补的时钟$C$⁠、$\overline{C}$控制，教材里的 74HC 系列 D 触发器就是这种结构。此外还有维持阻塞结构、利用门电路传输延迟的结构等，内部不同，但对外表现一样。

2.4 特性表、符号和"下降沿"版本#

读表方法：特性表里的 ↑ 表示"上升沿"，也就是说，只有出现上升沿时$Q^{*}=D$⁠；没有上升沿就保持。

逻辑符号：CLK 输入端在方框里面画一个小三角">"，表示边沿触发。

• 只有 ">"、外面没有小圆圈：上升沿触发（↑）；
• ">" 外面再加一个小圆圈：下降沿触发（↓）。把图 1 中 CLK 那一路的反相器挪个位置（让主触发器在 CLK=1 时开门、从触发器在 CLK=0 时开门），就变成下降沿触发。

2.5 边沿触发的动作特点（必背）#

触发器的次态仅取决于 CLK 上升沿（正边沿）或下降沿（负边沿）到达时刻输入信号的状态，在此之前和之后输入的变化对输出没有影响。

好处：大大提高了抗干扰能力和工作可靠性；而且每个时钟只动一次，没有空翻。把 D 端接$\overline{Q}$⁠，就能得到每个时钟翻转一次的电路（二分频），这在电平触发器上是做不到的。

2.6 例题 1：同一组输入，锁存器和边沿触发器的输出对比#

题：CLK 与$D$的波形如图 2 前两行。分别画出①电平触发 D 触发器（D 锁存器，CLK 高电平有效）和②上升沿 D 触发器的输出$Q$⁠，初态都为 0。并画出②内部主触发器的$Q_1$⁠。

图 2：同一组 CLK、D 作用下，D 锁存器（蓝）和上升沿 D 触发器（橙）的输出对比，灰线是边沿触发器内部主触发器的$Q_1$（扫描线动画循环播放）

解②（边沿触发器）：只盯住 4 条虚线（上升沿），看沿前一瞬间的$D$⁠：

两个沿之间$Q$一律保持。注意第 2 个 CLK 高电平期间$D$出现了一个"凹口"，第 3 个 CLK 高电平期间$D$从 0 变成了 1——这些对边沿触发器统统没影响。

解①（D 锁存器）：CLK=1 期间$Q$跟随$D$⁠，所以第 2 个高电平里$Q$也跟着凹了一下，第 3 个高电平里$Q$先 0 后 1，CLK 落下时$Q=1$——和②在很多时段完全不同。

主触发器$Q_1$：CLK=0 时跟随$D$⁠，CLK=1 时锁住。对比$Q_1$和$Q$就能看到"船闸"的两步：数据先在 CLK=0 时进到$Q_1$⁠，上升沿时再送到$Q$⁠。

这三条波形都是用 Python 按电路逻辑逐时隙模拟出来的，并且程序核对了"两个 D 锁存器组成的主从结构"与"理想上升沿 D 触发器"在每个时隙都完全相同。

2.7 易错点 ⚠️#

• ⚠️ 边沿触发取的是沿到达前一瞬间的输入。如果输入恰好在时钟沿同时跳变，题目一般约定按跳变前的值算（真实电路要满足建立时间，见第五节）。
• ⚠️ 看清是上升沿还是下降沿：符号里 ">" 外有没有小圆圈、特性表里是 ↑ 还是 ↓。
• ⚠️ 画波形时，输出的跳变只能出现在有效边沿处，不能出现在别的地方（异步置位/复位端起作用时除外）。

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三、脉冲触发：主从 SR 与主从 JK 触发器#

3.1 主从 SR 触发器的结构#

把图 1 里的两个 D 锁存器换成两个电平触发的 SR 触发器，就得到脉冲触发的 SR 触发器，以前叫主从 SR 触发器：

• 主触发器$FF_1$⁠：受 CLK 控制，CLK=1 时按$S$⁠、$R$动作；
• 从触发器$FF_2$⁠：受$\overline{CLK}$控制，CLK=0 时照抄主触发器（⁠$S_2=Q_1$⁠，$R_2=\overline{Q_1}$⁠）。

工作过程：

1. CLK=1：主触发器接收$S$⁠、$R$⁠，$Q_1$被置成相应状态；从触发器关门，$Q$不变。
2. CLK 下降沿：主触发器关门，从触发器开门，$Q$变成$Q_1$的状态。

所以输出在 CLK 下降沿才改变，要等 CLK 的有效电平"过去"以后才改，因此也叫延迟触发。逻辑符号的方框内用"¬"形的延迟输出记号表示脉冲触发。CLK 高电平期间接收、下降沿输出，叫正脉冲触发；如果 CLK 端再加个反相器（符号上画小圆圈），就是 CLK 低电平期间接收、上升沿输出。

和边沿触发的关键区别：主触发器是个电平触发 SR 触发器，CLK=1 的整段时间里$S$⁠、$R$的变化都会改变$Q_1$⁠，而且可能改好几次。下降沿到来时，从触发器照抄的是$Q_1$ 此刻的状态，它是整个高电平期间"历史"的结果，不一定等于"按下降沿时刻的$S$⁠、$R$查表"的结果。

主触发器仍是 SR 型，所以主从 SR 触发器仍要遵守$SR=0$。

3.2 主从 JK 触发器：把约束条件也去掉#

$S=R=1$不让用，总觉得浪费了一种输入组合。能不能规定：两个输入同时为 1 时，让触发器翻转（⁠$Q^{*}=\overline{Q}$⁠）？

做法：把输出$Q$和$\overline{Q}$反馈回主触发器的输入门。输入端改名叫 J 和 K（没有特殊含义，就是两个字母），主触发器实际收到的是：

$$S_1=J\cdot\overline{Q},\qquad R_1=K\cdot Q$$

（这里的$Q$⁠、$\overline{Q}$是从触发器的输出，CLK=1 期间它们不变。）

逐种情况分析：

• $J=1$⁠，$K=0$：若$Q=0$⁠，$S_1=1$⁠，主触发器置 1，下降沿后$Q^{*}=1$⁠；若$Q=1$⁠，$S_1=R_1=0$⁠，主触发器本来就跟从触发器一样是 1，保持。总之$Q^{*}=1$（置 1）。
• $J=0$⁠，$K=1$：同理$Q^{*}=0$（置 0）。
• $J=K=0$：$S_1=R_1=0$⁠，主触发器不动，$Q^{*}=Q$（保持）。
• $J=K=1$：
  • 若$Q=0$⁠：$R_1=K\cdot Q=0$被封锁，只有$S_1=1$⁠，主触发器置 1，下降沿后$Q^{*}=1$⁠；
  • 若$Q=1$⁠：$S_1=J\cdot\overline{Q}=0$被封锁，只有$R_1=1$⁠，主触发器置 0，下降沿后$Q^{*}=0$⁠。
  • 合起来：$Q^{*}=\overline{Q}$⁠，翻转。

因为$Q$和$\overline{Q}$总有一个是 0，$S_1$⁠、$R_1$ 不可能同时为 1，主触发器永远不会碰到禁止输入——约束条件消失了。

脉冲触发 JK 触发器的特性表（CLK 一栏的 ⊓ 表示正脉冲：高电平期间接收、下降沿输出；表中假定 CLK=1 期间 J、K 不变）：

有的芯片有多个 J、K 输入端（⁠$J_1$⁠、$J_2$⁠，$K_1$⁠、$K_2$⁠），它们是与的关系，用$J=J_1J_2$⁠、$K=K_1K_2$代入上表即可。

3.3 主从 JK 的"一次翻转"现象#

主从 SR 触发器的主触发器在 CLK=1 期间可能翻来覆去改好几次；主从 JK 的主触发器在 CLK=1 期间最多只能翻转一次。为什么？

CLK=1 期间从触发器不动，$Q$是固定的：

• 若$Q=0$⁠：$R_1=K\cdot Q=0$⁠，主触发器只能被"置 1"，不能被"置 0"。一旦被置成 1，就再也回不去了。
• 若$Q=1$⁠：$S_1=0$⁠，主触发器只能被"置 0"，一旦置 0 就回不去。

所以只要 CLK=1 期间出现过一次能让主触发器翻转的输入（哪怕是一个毛刺），下降沿时输出就会翻转，哪怕下降沿那一刻 J、K 已经变回去了。这是主从 JK 抗干扰差的根源，也是画波形最容易错的地方。

3.4 脉冲触发的动作特点（必背）#

1. 翻转分两步：CLK=1 期间主触发器接收输入、被置成相应状态，从触发器不动；CLK 下降沿到来时，从触发器按主触发器的状态翻转。所以$Q$⁠、$\overline{Q}$的变化发生在 CLK 下降沿（CLK 低电平有效时在上升沿）。
2. CLK=1 的全部时间里输入都对主触发器起作用。因此：只有 CLK=1 期间输入始终没变，才能用下降沿时刻的输入查特性表；否则必须考虑整个高电平期间输入的变化过程。

3.5 例题 2：主从 JK 触发器画波形（重点）#

题：正脉冲触发的主从 JK 触发器，初态$Q=0$⁠，CLK、$J$⁠、$K$波形如图 3 前三行，画出主触发器$Q_1$和输出$Q$⁠。

图 3：主从 JK 触发器例题波形，蓝底为 CLK 高电平（主触发器接收期），①～④为下降沿（扫描线动画循环播放）

解：方法是"先画$Q_1$⁠，再画$Q$"：CLK=1 期间按$S_1=J\overline{Q}$⁠、$R_1=KQ$画主触发器$Q_1$⁠；每个下降沿把$Q_1$搬到$Q$⁠。

第 1 个高电平：$Q=0$⁠，$J=1$⁠、$K=0$一直没变，$S_1=1$⁠，主触发器置 1。下降沿①后$Q=1$⁠。（这一段输入不变，直接查表"置 1"也对。）

第 2 个高电平：现在$Q=1$⁠，所以$S_1=J\overline{Q}=0$被封锁，只看$R_1=KQ=K$⁠。期间$K$出现一个短正脉冲，$R_1=1$⁠，主触发器被置 0。之后$K$回到 0，但主触发器已经是 0，而且（一次翻转）回不去了。下降沿②后$Q=0$⁠。

❌ 错误做法：只看下降沿②时刻$J=K=0$⁠，判为"保持 1"。

第 3 个高电平：$Q=0$⁠，所以$R_1=0$被封锁，只看$S_1=J$⁠。高电平前半段$J=1$⁠，主触发器置 1；后半段$J=0$⁠、$K=1$⁠，但$R_1=K\cdot Q=0$⁠，置不了 0。下降沿③后$Q=1$⁠。

❌ 错误做法：只看下降沿③时刻$J=0$⁠、$K=1$⁠，判为"置 0"。

第 4 个高电平：$Q=1$⁠，$J=0$⁠、$K=1$不变，$R_1=1$⁠，主触发器置 0，下降沿④后$Q=0$⁠。

答：$Q$依次在①～④变为 1、0、1、0。如果只看下降沿时刻查表，会得到 1、1、0、0，第②、③两次都错。图中每个时隙都由 Python 按主从结构逐步模拟，程序同时算了"只看下降沿"的错误结果用来对照。

3.6 易错点 ⚠️#

• ⚠️ 主从（脉冲）触发器的输出在下降沿变，但由整个高电平期间决定；边沿触发器的输出由沿那一刻决定。两者的符号不同：边沿触发有 ">"，脉冲触发有延迟输出记号"¬"。
• ⚠️ 画主从 JK 波形，先确定这一个高电平期间的现态$Q$⁠，从而判断哪一路被封锁（⁠$Q=0$封 K，$Q=1$封 J），再看另一路有没有出现过 1。
• ⚠️ 主从 SR 触发器仍需$SR=0$⁠；主从 JK 没有约束条件。

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四、三种触发方式放在一起比#

教材特别强调：触发方式由电路结构决定，和逻辑功能（SR、JK、D、T）没有固定对应关系——同样是 D 触发器，可以是电平触发（D 锁存器），也可以是边沿触发；同样是边沿触发，可以做成 D 型，也可以做成 JK 型（如 CC4027）。逻辑功能的分类是下一讲的内容。

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五、触发器的动态参数（了解即可，会说含义）#

以边沿触发 D 触发器为例，教材假设每个门、每个传输门的延迟都是$t_d$⁠，分析得到：

• 建立时间$t_{su}$（Setup time）：输入信号必须比时钟有效沿提前到达的最短时间。数据要先穿过主锁存器的传输门和两个反相器、在$Q_1$上稳定下来，所以$t_{su}=2t_d$⁠。
• 保持时间$t_h$（Hold time）：时钟有效沿到达之后，输入还必须保持不变的最短时间，$t_h=2t_d$⁠。
• 传输延迟时间$t_{pd}$：从时钟有效沿到达，到输出新状态稳定建立所需的时间：$t_{pdQ}=4t_d$⁠，$t_{pd\overline{Q}}=5t_d$⁠。
• 最高时钟频率$f_{max}$：CLK 低电平至少$2t_d$⁠、高电平至少$4t_d$⁠，所以

$$f_{max}=\frac{1}{t_{wl(min)}+t_{wh(min)}}=\frac{1}{6t_d}$$

若要求 CLK 占空比 50%，则高低电平都取$4t_d$⁠，最高频率为$\dfrac{1}{8t_d}$⁠。

例如$t_d=10\text{ ns}$时：$t_{su}=t_h=20\text{ ns}$⁠，$t_{pdQ}=40\text{ ns}$⁠，$f_{max}=\dfrac{1}{60\text{ ns}}\approx16.67\text{ MHz}$⁠，占空比 50% 时约$12.5\text{ MHz}$（已用 Python 计算）。

这些只是定性说明物理概念的结果，真实芯片的参数要查手册，都是实测给出的范围。

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速记卡#

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自测练习#

1. 上升沿 D 触发器初态$Q=0$⁠，连续 5 个上升沿到达前一瞬间$D$依次为 1、1、0、1、0，写出每个上升沿之后的$Q$⁠。如果$D$在两个上升沿之间来回变化了好几次，结果会变吗？

答案与提示

$Q$依次为 1、1、0、1、0（⁠$Q^{*}=D$⁠）。两个上升沿之间$D$怎么变都不影响结果，只看沿前一瞬间。

2. 一个触发器符号的 CLK 端框内有 ">"，框外有小圆圈，它在什么时候改变状态？

答案与提示

">" 表示边沿触发，小圆圈表示低电平/下降沿有效，所以是下降沿触发，只在 CLK 由 1 变 0 的时刻按当时的输入改变状态。

3. 主从 JK 触发器初态$Q=0$⁠。某个 CLK 高电平的前半段$J=K=1$⁠，后半段直到下降沿$J=K=0$⁠。下降沿之后$Q$等于多少？只看下降沿时刻查表会得到什么？

答案与提示

$Q=0$时$R_1=KQ=0$被封锁，前半段$S_1=J\overline{Q}=1$⁠，主触发器置 1；后半段$S_1=R_1=0$⁠，主触发器保持 1。下降沿后$Q=1$⁠。只看下降沿时刻$J=K=0$会误判为"保持 0"。（Python 模拟主从结构结果为 1。）

4. 主从 JK 触发器初态$Q=1$⁠。某个 CLK 高电平期间：先$J=K=0$⁠，中间$K$出现一个短正脉冲，之后$J=1$⁠、$K=0$一直保持到下降沿。下降沿之后$Q$是多少？

答案与提示

$Q=1$时$S_1=J\overline{Q}=0$被封锁。$K$的短脉冲使$R_1=KQ=1$⁠，主触发器置 0；之后$J=1$但$S_1$仍被封锁，主触发器回不到 1（一次翻转）。下降沿后$Q=0$⁠。只看下降沿时刻$J=1$⁠、$K=0$会误判为 1。（Python 模拟结果为 0。）

5. 把上升沿 D 触发器的$D$接到自己的$\overline{Q}$⁠，CLK 频率为 1 MHz。$Q$的波形是什么样？频率是多少？为什么换成 D 锁存器就不行？

答案与提示

每个上升沿$Q^{*}=\overline{Q}$⁠，$Q$依次 1、0、1、0……，每两个时钟周期一个周期，频率 500 kHz（二分频）。D 锁存器在 CLK=1 期间是透明的，$D=\overline{Q}$会让它在高电平期间反复翻转（空翻），结果不确定。

6.（华师简答题风格）比较电平触发、脉冲触发和边沿触发三种方式的动作特点。

答案与提示

要点：电平触发——CLK 有效电平全过程中输入的变化都可能使输出变化，CLK 无效后保存无效前一瞬间的状态；脉冲触发——分两步，CLK 有效期间主触发器接收输入，有效电平结束时（如下降沿）从触发器按主触发器状态翻转，次态由整个有效期间的输入变化过程决定；边沿触发——次态仅取决于时钟有效沿到达时刻的输入，此前此后的输入变化不影响输出，抗干扰能力最强。

7. 按教材的简化模型（各门延迟均为$t_d$⁠），若$t_d=10\text{ ns}$⁠，求边沿 D 触发器的$t_{su}$⁠、$t_h$⁠、$t_{pdQ}$和最高时钟频率；若要求时钟占空比为 50%，最高频率又是多少？

答案与提示

$t_{su}=t_h=2t_d=20\text{ ns}$⁠，$t_{pdQ}=4t_d=40\text{ ns}$（⁠$t_{pd\overline{Q}}=50\text{ ns}$⁠）；$f_{max}=1/(6t_d)\approx16.67\text{ MHz}$⁠；占空比 50% 时$1/(8t_d)=12.5\text{ MHz}$⁠。

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下一讲预告#

第 13 讲（下）：抛开内部结构，只按"输入和次态的关系"把触发器分成 SR、JK、D、T、T' 五类，写出它们的特性方程和状态图，并学会互相转换。

👉 点击进入下一讲：第13讲（下）｜触发器按逻辑功能分类：SR、JK、D、T、T'