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第 155 篇

考研数电·零基础讲义 第07讲（下）｜TTL 门电路、OC 门、三态门与参数，CMOS/TTL 接口

约 20 分钟 6706 字 华南师范大学数字电子技术考研数电零基础讲义

考研数电·零基础讲义 · 第 07 讲（下）｜TTL 门电路、OC 门、三态门与参数，CMOS/TTL 接口 学完这一讲，你能分析 TTL 与非门、或非门的工作原理，会用 OC 门做线与并计算上拉电阻，看懂 TTL 三态门，知道各项参数的含义，并能判断 CMOS 与 TTL 能否直接相连、该怎么接。预计用时 110 分钟。

本讲地图

  • TTL 与非门：输入级换成多发射极三极管——它本质上就是一个"二极管与门"。
  • TTL 或非门、与或非门：靠倒相级三极管"并联"实现"或"。
  • 输入端并联时的输入电流：与非门和或非门算法不同（OC 门上拉电阻计算会用到）。
  • OC 门（集电极开路门）：TTL 版的 OD 门，可线与、可电平变换、可驱动大电流负载；上拉电阻计算。
  • TTL 三态门：控制端高电平有效/低电平有效。
  • 参数与系列：74、74S、74LS、74AS、74ALS、74F；延迟-功耗积。
  • CMOS 与 TTL 的比较和接口：四个条件，"TTL 驱动 74HC 要上拉，CMOS 驱动 TTL 可直接连"。
  • 华师怎么考：考纲"TTL 和 CMOS 门电路的工作原理"——分析门电路、说明 OC 门/三态门用途、对比两类电路是常见的简答与分析点。
  • 教材对应：第 3 章 3.4.5、3.4.6 节和 3.7 节。

前置知识

  • TTL 反相器：三级结构，vB1v_{B1}的 0.9 V / 2.1 V，输入输出特性、扇出：见第 07 讲（上）。
  • 二极管与门：见第 05 讲（上）。
  • OD 门、线与、上拉电阻公式、三态门与总线：见第 06 讲。
  • 噪声容限：见第 05 讲（下）。

一、TTL 与非门

1.1 大白话

TTL 反相器的输入级是一只三极管T1T_1⁠。如果让T1T_1长出两个（或多个）发射极，每个发射极接一个输入，那么：只要有一个输入是低电平，T1T_1的基极就被"拽"到 0.9 V，后面T2T_2⁠、T5T_5就开不了，输出高；只有所有输入都高，基极才能升到 2.1 V，输出才低。——"全 1 出 0，有 0 出 1"，这就是与非。

1.2 多发射极三极管

TTL 与非门的多发射极输入级(a) 多发射极三极管 T1(b) 近似等效电路VCCR1 4kAB→ T2 基极B1VCCR1AB→ T2B1发射结集电结发射结 + R1 = 一个二极管与门A=0.2V，B=0.2V → vB1=0.9V有输入为低：对应发射结导通，B1 钳在 0.9 V，T2、T5 截止 → Y=1A=0.2V，B=3.4V → vB1=0.9V有输入为低：对应发射结导通，B1 钳在 0.9 V，T2、T5 截止 → Y=1A=3.4V，B=0.2V → vB1=0.9V有输入为低：对应发射结导通，B1 钳在 0.9 V，T2、T5 截止 → Y=1A=3.4V，B=3.4V → vB1=2.1V全为高：电流经集电结流入 T2，B1 钳在 2.1 V，T2、T5 导通 → Y=0

图 1：多发射极三极管（左）可以近似看成"两个发射结二极管 + 一个集电结二极管"（右）；四种输入组合轮流出现，橙色为导通的结（动画循环播放）

多发射极三极管：基区和集电区是共用的，在 P 型基区上做出两个独立的 N 型发射区。分析时可以用图 1(b) 的等效电路：T1T_1的两个发射结就是两只二极管，和R1R_1一起组成了一个二极管与门（第 05 讲上）。

所以 TTL 与非门 = 二极管与门（输入级）+ 反相器的倒相级和输出级，"与"由多发射极实现，"非"由后面的电路实现。

1.3 工作原理（输入高 3.4 V、低 0.2 V）

A B 导通的结 vB1v_{B1} T2T_2⁠、T5T_5 T4T_4 Y
0 0 两个发射结 0.9 V 截止 导通 1
0 1 A 的发射结 0.9 V 截止 导通 1
1 0 B 的发射结 0.9 V 截止 导通 1
1 1 集电结（倒置） 2.1 V 饱和 截止 0

Y=AB‾Y=\overline{AB}⁠。与非门的输出级和反相器完全一样，所以反相器的输出特性、带负载能力对与非门照样适用。

1.4 输入端并联时的输入电流（重要）

例题 1：把 74 系列 TTL 与非门的两个输入端并联当一个输入用。输入低电平、高电平时，总输入电流各是单个输入端的几倍？

解：

  • 输入低电平：电流路径是VCC→R1→V_{CC}\to R_1\to发射结→\to输入。不管几个发射极接低，电流都是从同一个R1R_1 流出来的，R1R_1两端电压都是5−0.9=4.1 V5-0.9=4.1\ \text{V}⁠，所以总的低电平输入电流和一个输入端单独接低时一样，约 1 mA。
  • 输入高电平：每个发射结都是一只反偏二极管，各自有一份反向电流，总的高电平输入电流是单个的 2 倍（约 80 μA）。

结论：与非门（多发射极）输入并联：低电平电流不变，高电平电流 × 输入端数。

⚠️ 易错点：这一结论只适用于"多发射极"结构的与输入；下面的或非门就不一样。

二、TTL 或非门、与或非门、异或门

2.1 或非门

结构：两套输入级和倒相级——T1T_1⁠、T2T_2⁠、R1R_1管 A，T1′T_1'⁠、T2′T_2'⁠、R1′R_1'管 B；两只倒相管T2T_2⁠、T2′T_2'的集电极接在一起、发射极也接在一起（并联），共用一个输出级。

原理：

  • A 为高 → T2T_2⁠、T5T_5导通，T4T_4截止，Y=0；
  • B 为高 → T2′T_2'⁠、T5T_5导通，T4T_4截止，Y=0；
  • 只有 A、B 都低 → T2T_2⁠、T2′T_2'都截止 → T5T_5截止、T4T_4导通 → Y=1。

Y=A+B‾Y=\overline{A+B}⁠。"或"是靠两只倒相管并联实现的：并联的开关有一个通就通。

输入电流：A、B 是两个完全独立的输入电路，所以输入端并联时，低电平电流和高电平电流都是单个的 2 倍。

2.2 与或非门

把或非门的每个输入级都换成多发射极三极管：T1T_1的发射极接 A、B，T1′T_1'的发射极接 C、D。A、B 同时高时T2T_2导通，或者 C、D 同时高时T2′T_2'导通，都会使T5T_5导通、Y=0：

Y=AB+CD‾Y=\overline{AB+CD}

2.3 异或门、与门、或门

  • TTL 异或门有专门的电路（教材图 3.4.31），结论是Y=A⊕BY=A\oplus B⁠，考研了解即可。
  • 与门、或门 = 与非门、或非门内部再加一级反相，输入、输出电路结构不变。

例题 2：74 系列 TTL 门每个输入端IIL≈−1 mAI_{IL}\approx-1\ \text{mA}⁠、IIH=40 μAI_{IH}=40\ \mu\text{A}⁠。现将 (a) 一个二输入与非门的两个输入端并联；(b) 一个二输入或非门的两个输入端并联。分别求并联后作为一个负载时的高、低电平输入电流。

解：

  • (a) 与非门：低电平 1 mA（不变），高电平2×40=80 μA2\times40=80\ \mu\text{A}⁠；
  • (b) 或非门：低电平2×1=2 mA2\times1=2\ \text{mA}⁠，高电平2×40=80 μA2\times40=80\ \mu\text{A}⁠。

三、集电极开路输出门（OC 门）

3.1 为什么需要 OC 门

大白话：TTL 推拉式输出和 CMOS 互补输出一样，不能把两个输出端直接连在一起。看下面图 2(a)：如果G1G_1输出高（⁠T4T_4导通）、G2G_2输出低（⁠T5′T_5'导通），电流从VCCV_{CC}经G1G_1的R4R_4⁠、T4T_4一路冲进G2G_2的T5′T_5'到地，电阻只有一百多欧，电流远超正常值，可能烧坏门电路；输出电平也不确定。

另外推拉式输出的高电平被 5 V 电源"锁死"了，没法输出更高的电压，也驱动不了大电流、高电压的负载（如继电器、指示灯）。

推拉输出不能并联与 OC 门线与(a) 两个推拉输出直接并联(b) OC 门：外接上拉电阻VCCT4T5G1 输出高T4T5G2 输出低电源→R4→T4→T5′→地：大电流，可能烧坏VCC2T5G1（OC）T5G2（OC）RLY有一个 T5 导通 Y 就低；全截止 RL 拉高：线与

图 2：(a) 两个推拉式输出直接并联时的危险电流路径；(b) OC 门输出并联后经上拉电阻接电源

办法：把输出级的上半部分（⁠T4T_4⁠、D2D_2⁠、R4R_4⁠）去掉，T5T_5的集电极"开着"直接当输出端——这就是集电极开路门（OC 门，Open Collector）。使用时必须外接上拉电阻RLR_L和电源VCC2V_{CC2}⁠。它的逻辑符号和 CMOS 的 OD 门一样，在门符号内画菱形（下加横线）。

3.2 OC 门的用途

  1. 线与：多个 OC 门输出直接相连，共用一个RLR_L⁠。只要有一个T5T_5导通，Y 就低；全部截止时RLR_L把 Y 拉高。两个 OC 与非门线与：
Y=Y1Y2=AB‾⋅CD‾=AB+CD‾Y=Y_1Y_2=\overline{AB}\cdot\overline{CD}=\overline{AB+CD}
  1. 电平变换：输出高电平VOH=VCC2V_{OH}=V_{CC2}⁠，VCC2V_{CC2}可以和门自己的电源VCC1V_{CC1}（5 V）不同。
  2. 驱动大电流、高电压负载：有些 OC 门输出管做得较大，例如 SN7407 输出管允许最大负载电流 40 mA、截止时耐压 30 V，可直接驱动小型继电器。

3.3 上拉电阻的计算

公式和 OD 门完全相同（第 06 讲）：

RL(max)=VCC−VOHnIOH+mIIH,RL(min)=VCC−VOLIOL(max)−m′∣IIL∣R_{L(max)}=\frac{V_{CC}-V_{OH}}{nI_{OH}+mI_{IH}},\qquad R_{L(min)}=\frac{V_{CC}-V_{OL}}{I_{OL(max)}-m'|I_{IL}|}

唯一的区别在m′m'怎么数（负载是 TTL 门，输入电流不可忽略）：

负载情况 mm（高电平电流个数） m′m'（低电平电流个数）
负载为与非门，几个输入端并联接到 OC 输出 输入端总数 负载门的个数（多发射极并联低电平电流不变）
负载为或非门，几个输入端并联接到 OC 输出 输入端总数 输入端的个数
负载为 CMOS 门 输入端总数 输入端总数（⁠m′=mm'=m⁠）

例题 3（教材例 3.4.5）：两个 OC 门G1G_1⁠、G2G_2线与，驱动三个 74 系列与非门G3G_3⁠、G4G_4⁠、G5G_5⁠，三个与非门共有 9 个输入端接在线与输出上。OC 门截止漏电流IOH=200 μAI_{OH}=200\ \mu\text{A}⁠，导通时允许最大负载电流IOL(max)=16 mAI_{OL(max)}=16\ \text{mA}⁠；负载门IIL=−1 mAI_{IL}=-1\ \text{mA}⁠，IIH=40 μAI_{IH}=40\ \mu\text{A}⁠。VCC=5 VV_{CC}=5\ \text{V}⁠，要求VOH≥3.0 VV_{OH}\ge3.0\ \text{V}⁠、VOL≤0.4 VV_{OL}\le0.4\ \text{V}⁠。选RLR_L⁠。

解：

第 1 步，数个数：n=2n=2⁠；高电平电流按输入端数，m=9m=9⁠；负载是与非门，低电平电流按门数，m′=3m'=3⁠。

第 2 步，最大值（电流用 mA、电阻得 kΩ）：

RL(max)=5−32×0.2+9×0.04 kΩ=20.76 kΩ≈2.63 kΩR_{L(max)}=\frac{5-3}{2\times0.2+9\times0.04}\ \text{k}\Omega=\frac{2}{0.76}\ \text{k}\Omega\approx2.63\ \text{k}\Omega

第 3 步，最小值：

RL(min)=5−0.416−3×1 kΩ=4.613 kΩ≈0.35 kΩR_{L(min)}=\frac{5-0.4}{16-3\times1}\ \text{k}\Omega=\frac{4.6}{13}\ \text{k}\Omega\approx0.35\ \text{k}\Omega

第 4 步，在 0.35～2.63 kΩ 之间选一个标准值，如RL=1 kΩR_L=1\ \text{k}\Omega⁠。

例题 4（自编）：同样两个 OC 门线与，改为驱动两个 74 系列二输入或非门，每个或非门的两个输入端都并联接到线与输出（共 4 个输入端），其余条件同例题 3。求RLR_L范围。

解：n=2n=2⁠，m=4m=4⁠；负载是或非门，低电平电流按输入端数，m′=4m'=4⁠。

RL(max)=22×0.2+4×0.04 kΩ=20.56 kΩ≈3.57 kΩR_{L(max)}=\frac{2}{2\times0.2+4\times0.04}\ \text{k}\Omega=\frac{2}{0.56}\ \text{k}\Omega\approx3.57\ \text{k}\Omega RL(min)=4.616−4×1 kΩ≈0.38 kΩR_{L(min)}=\frac{4.6}{16-4\times1}\ \text{k}\Omega\approx0.38\ \text{k}\Omega

范围约 0.38～3.57 kΩ。（若换成两个与非门、共 4 个输入端，则m′=2m'=2⁠，RL(min)=4.6/14≈0.33 kΩR_{L(min)}=4.6/14\approx0.33\ \text{k}\Omega⁠。）

⚠️ 易错点：

  1. mm永远按"输入端数"数；m′m'要看负载是与输入并联还是或输入并联。
  2. RL(min)R_{L(min)}的分母只有一个IOL(max)I_{OL(max)}——最坏情况是只有一个 OC 门导通，所有电流都灌进它。

四、TTL 三态输出门

结构要点（教材图 3.4.38）：在 TTL 与非门上加一个控制端 EN 和一只二极管 D。

  • EN=1（高电平有效型）：内部 P 点为高，二极管 D 截止，电路就是普通与非门，Y=AB‾Y=\overline{AB}⁠；
  • EN=0：P 点为低，一方面使T2T_2⁠、T5T_5截止；另一方面 D 导通，把T4T_4基极电位拉低，使T4T_4也截止。T4T_4⁠、T5T_5同时截止，输出呈高阻态。
EN A B Y
1 0 × 1
1 × 0 1
1 1 1 0
0 × × 高阻 Z

另一种是控制端低电平有效型（⁠EN‾=0\overline{EN}=0时工作），符号上控制端带小圆圈。用途和 CMOS 三态门一样：总线、双向传输（见第 06 讲）。

⚠️ 易错点：高阻态 = 推拉输出的上下两只管子都截止；不要说成"输出 0"。

五、TTL 的主要参数与各系列

5.1 参数含义（考试常考"说出含义"）

参数 含义
VOH(min)V_{OH(min)}⁠、VOL(max)V_{OL(max)} 输出高电平最小值、输出低电平最大值（保证值）
VIH(min)V_{IH(min)}⁠、VIL(max)V_{IL(max)} 输入高电平最小值、输入低电平最大值（要求值）
VNHV_{NH}⁠、VNLV_{NL} 高、低电平噪声容限，VOH(min)−VIH(min)V_{OH(min)}-V_{IH(min)}⁠、VIL(max)−VOL(max)V_{IL(max)}-V_{OL(max)}
IIHI_{IH}⁠、IILI_{IL} 高、低电平输入电流（TTL 的IILI_{IL}是流出的，约 −1 mA 量级）
IOH(max)I_{OH(max)}⁠、IOL(max)I_{OL(max)} 输出高电平（拉电流）、输出低电平（灌电流）最大允许值
扇出系数NN 能驱动同类门的最大数目，min⁡(IOL/∣IIL∣, ∣IOH∣/IIH)\min(I_{OL}/\lvert I_{IL}\rvert,\ \lvert I_{OH}\rvert/I_{IH})
tpdt_{pd} 平均传输延迟时间，(tPHL+tPLH)/2(t_{PHL}+t_{PLH})/2⁠，反映速度
功耗 每个门消耗的平均功率
延迟-功耗积pdpd tpd×t_{pd}\times功耗，越小越好，综合衡量"又快又省电"

5.2 各系列（教材表 3.4.1，以四 2 输入与非门 74××00 为例）

系列 VOH(min)V_{OH(min)}/V VOL(max)V_{OL(max)}/V IOL(max)I_{OL(max)}/mA ∣IIL(max)∣\lvert I_{IL(max)}\rvert/mA tpdt_{pd}/ns 功耗/mW pdpd/pJ
74 2.4 0.4 16 1.0 9 10 90
74S 2.7 0.5 20 2.0 3 19 57
74LS 2.7 0.5 8 0.4 9.5 2 19
74AS 2.7 0.5 20 0.5 1.7 8 13.6
74ALS 2.7 0.5 8 0.2 4 1.2 4.8
74F 2.7 0.5 20 0.6 3 4 12

所有系列VIH(min)=2.0 VV_{IH(min)}=2.0\ \text{V}⁠、VIL(max)=0.8 VV_{IL(max)}=0.8\ \text{V}⁠。

改进思路（了解）：

  • 74S（肖特基）：74 系列慢的主要原因是三极管深度饱和。74S 在三极管 b-c 结上并一只肖特基二极管（开启电压只有 0.3～0.4 V），把 b-c 结正向电压钳住，三极管不会进入深度饱和——叫抗饱和三极管；再加有源泄放电路。延迟降到 3 ns，但功耗升到约 19 mW，且电压传输特性没有了线性区。
  • 74LS（低功耗肖特基）：在 74S 基础上大幅提高电阻阻值降功耗，功耗仅约 2 mW，阈值电压约 1 V。曾是 TTL 主流。
  • 74AS、74ALS、74F：分别追求更快、更省、两者折中；74ALS 的延迟-功耗积最小。

例题 5：计算 74 系列和 74ALS 系列的延迟-功耗积，并说明含义。

解：74：9 ns×10 mW=90 pJ9\ \text{ns}\times10\ \text{mW}=90\ \text{pJ}⁠；74ALS：4 ns×1.2 mW=4.8 pJ4\ \text{ns}\times1.2\ \text{mW}=4.8\ \text{pJ}⁠。延迟-功耗积越小，说明在同样功耗下越快（或同样速度下越省电），74ALS 综合性能远优于 74 系列。（单位：ns×mW=10−9×10−3 J=pJ\text{ns}\times\text{mW}=10^{-9}\times10^{-3}\ \text{J}=\text{pJ}⁠。）

六、CMOS 与 TTL 的比较

比较项 CMOS（如 74HC） TTL（如 74/74LS）
开关器件 MOS 管（电压控制） 双极型三极管（电流控制）
静态功耗 极小（总有一管截止） 较大（每门约 2～10 mW）
电源电压 范围宽（74HC：2～6 V） 固定 5 V（±5%～10%）
输出电平 接近电源轨（⁠≈VDD\approx V_{DD}⁠、≈0\approx0⁠） VOHV_{OH}约 3.4 V，VOLV_{OL}约 0.2 V
阈值电压 ≈VDD/2\approx V_{DD}/2 ≈1.4 V
噪声容限 大（约30%VDD30\%V_{DD}⁠） 小（74 系列 0.4 V）
输入电流 几乎为 0（μA 级） 低电平约 −1 mA（流出）
输入悬空 不允许（电平不确定、易损坏） 相当于高电平（但不建议）
扇出 直流很大，受负载电容/频率限制 由输入、输出电流决定（74：10）
集成度 适合大规模集成 功耗大，多为中小规模
特殊输出 OD 门、三态门、传输门 OC 门、三态门

一句话：CMOS 省电、抗干扰强、集成度高，已成主流；TTL 是"老前辈"，原理仍要掌握。

七、CMOS 与 TTL 的接口

7.1 四个条件

TTL 与 CMOS 各系列的输入输出电平对照V012345742.40.42.00.8出入74LS2.70.52.00.8出入74HC4.40.333.151.35出入74HCT4.40.332.00.8出入✗红线：74LS 输出高电平最低只保证 2.7 V，低于 74HC 要求的 3.15 V，直接相连不可靠每组左柱=输出保证范围（VOH(min) 以上 / VOL(max) 以下），右柱=输入要求范围（VIH(min) 以上 / VIL(max) 以下）

图 3：74、74LS、74HC、74HCT 的输出电平保证值与输入电平要求值对照

一个门（驱动门）去驱动另外nn个门（负载门），必须同时满足：

VOH(min)≥VIH(min)V_{OH(min)}\ge V_{IH(min)} VOL(max)≤VIL(max)V_{OL(max)}\le V_{IL(max)} ∣IOH(max)∣≥nIIH(max)|I_{OH(max)}|\ge nI_{IH(max)} IOL(max)≥m∣IIL(max)∣I_{OL(max)}\ge m|I_{IL(max)}|

大白话：前两条是"说的话对方听得懂"（电平匹配），后两条是"嗓门够大"（电流够用）。左边都是驱动门的参数，右边都是负载门的参数。

7.2 TTL 驱动 CMOS

驱动 74HC/74AHC：电流没问题（CMOS 输入电流只有 1 μA），低电平也没问题（TTL VOL(max)≤0.5 V<1.35 VV_{OL(max)}\le0.5\ \text{V}<1.35\ \text{V}⁠），唯独高电平不满足：TTL 的VOH(min)V_{OH(min)}只有 2.4～2.7 V，达不到 74HC 要求的VIH(min)=3.15 VV_{IH(min)}=3.15\ \text{V}（图 3 红线）。

解决办法：

  1. 加上拉电阻RUR_U：在 TTL 输出端与VDDV_{DD}之间接一个电阻。输出高电平时，TTL 输出级的管子都不再往外送电流，RUR_U上只流过很小的漏电流和 CMOS 输入电流，输出被抬到接近VDDV_{DD}⁠：VOH=VDD−RU(IO+nIIH)≈VDDV_{OH}=V_{DD}-R_U(I_O+nI_{IH})\approx V_{DD}⁠。RUR_U的取值方法与 OC 门上拉电阻相同。
  2. 改用 74HCT/74AHCT：这两个系列专门把VIH(min)V_{IH(min)}降到 2.0 V，与 TTL 电平兼容，TTL 可直接驱动，不需要任何外加元件。
  3. CMOS 电源很高时（例如 4000 系列在VDD=15 VV_{DD}=15\ \text{V}时要求VIH(min)=11 VV_{IH(min)}=11\ \text{V}⁠）：推拉输出的 TTL 承受不了这么高的电压，要用 OC 门作驱动门，上拉到 15 V（OC 门输出管耐压可达 30 V 以上）。

7.3 CMOS 驱动 TTL

74HC/HCT 输出VOH(min)=4.4 V≥2.0 VV_{OH(min)}=4.4\ \text{V}\ge2.0\ \text{V}⁠，VOL(max)=0.33 V≤0.8 VV_{OL(max)}=0.33\ \text{V}\le0.8\ \text{V}⁠，电平满足；输出电流 4 mA（74AHC 为 8 mA）也大于 TTL 的输入电流。所以 74HC/HCT、74AHC/AHCT 可以直接驱动任何系列 TTL，只需按电流条件算出能带几个。

若电流不够（负载门太多或要驱动大电流负载），在中间加一个大电流的缓冲/驱动器（如 74HCT125，可提供 25 mA），或用分立三极管做电流放大。

7.4 例题

例题 6：判断 74LS00 的输出能否直接驱动 74HC00 的输入。若不能，说明原因和办法。

解：

  • 高电平：VOH(min)=2.7 V<VIH(min)=3.15 VV_{OH(min)}=2.7\ \text{V}<V_{IH(min)}=3.15\ \text{V}⁠，不满足；
  • 低电平：VOL(max)=0.5 V≤1.35 VV_{OL(max)}=0.5\ \text{V}\le1.35\ \text{V}⁠，满足；
  • 电流：∣IOH(max)∣=0.4 mA|I_{OH(max)}|=0.4\ \text{mA}远大于nIIHnI_{IH}（每个 1 μA），IOL(max)=8 mAI_{OL(max)}=8\ \text{mA}也远大于m×1 μAm\times1\ \mu\text{A}⁠，满足。

结论：不能直接驱动，问题在高电平。办法：在 74LS00 输出端接上拉电阻到 5 V，或把负载换成 74HCT00。

例题 7：74HC00（⁠VDD=5 VV_{DD}=5\ \text{V}⁠，按∣IOH(max)∣=IOL(max)=4 mA|I_{OH(max)}|=I_{OL(max)}=4\ \text{mA}⁠）驱动 74LS00，最多能驱动几个输入端？驱动 74 系列门呢？

解：电平条件已满足，只看电流。

  • 驱动 74LS：高电平n≤4 mA0.02 mA=200n\le\frac{4\ \text{mA}}{0.02\ \text{mA}}=200⁠；低电平m≤4 mA0.4 mA=10m\le\frac{4\ \text{mA}}{0.4\ \text{mA}}=10⁠。取 10。
  • 驱动 74：高电平n≤40.04=100n\le\frac{4}{0.04}=100⁠；低电平m≤41.0=4m\le\frac{4}{1.0}=4⁠。取 4。

可见 CMOS 驱动 TTL 时，往往是低电平灌电流限制了个数。

例题 8（自编）：用一个 OC 门（截止漏电流IOH=200 μAI_{OH}=200\ \mu\text{A}⁠，IOL(max)=16 mAI_{OL(max)}=16\ \text{mA}⁠）驱动 4 个 74HC 输入端（⁠IIH=∣IIL∣=1 μAI_{IH}=|I_{IL}|=1\ \mu\text{A}⁠），VDD=5 VV_{DD}=5\ \text{V}⁠，要求VOH≥4.4 VV_{OH}\ge4.4\ \text{V}⁠、VOL≤0.4 VV_{OL}\le0.4\ \text{V}⁠。求上拉电阻范围。

解：n=1n=1⁠，m=m′=4m=m'=4⁠。

RL(max)=5−4.40.2+4×0.001 kΩ=0.60.204 kΩ≈2.94 kΩR_{L(max)}=\frac{5-4.4}{0.2+4\times0.001}\ \text{k}\Omega=\frac{0.6}{0.204}\ \text{k}\Omega\approx2.94\ \text{k}\Omega RL(min)=5−0.416−4×0.001 kΩ≈0.29 kΩR_{L(min)}=\frac{5-0.4}{16-4\times0.001}\ \text{k}\Omega\approx0.29\ \text{k}\Omega

范围约 0.29～2.94 kΩ。这样 TTL 的 OC 门就能输出 74HC 可靠识别的高电平。

7.5 不同电压等级之间（了解）

5 V、3.3 V、2.5 V、1.8 V 的器件混用时，常用 OD 输出的缓冲/驱动器做电平转换（上拉到负载的电源电压），或用双电源的总线接口芯片（一侧接驱动电路电源、一侧接负载电路电源）。

⚠️ 易错点：

  1. 判断能否直接相连，要四个条件全部检查，不能只看电平或只看电流。
  2. "74HC"与"74HCT"只差一个 T，但输入电平要求完全不同：HCT 兼容 TTL 电平，HC 不兼容。
  3. 计算扇出时，驱动门的IOHI_{OH}⁠、IOLI_{OL}和负载门的IIHI_{IH}⁠、IILI_{IL}都要用"最大值"。

速记卡

知识点 一句话
TTL 与非门 多发射极T1T_1（=二极管与门）+ 反相器后级；有低出高
TTL 或非门 两只倒相管并联；有高出低
与或非门 或非门 + 多发射极输入：AB+CD‾\overline{AB+CD}
输入并联电流 与非：低电平不变、高电平×端数；或非：都×端数
OC 门 去掉T4T_4一路，T5T_5集电极开路，必须外接RLR_L⁠；可线与、电平变换、驱动大负载
OC 的m′m' 负载为与非门：按门数；负载为或非门：按输入端数
例 3.4.5 RLR_L在 0.35～2.63 kΩ，取 1 kΩ
TTL 三态门 EN 有效时为与非门；无效时T4T_4⁠、T5T_5同时截止→高阻
74 系列电平 2.4 / 0.4 / 2.0 / 0.8 V
74S/74LS 抗饱和（肖特基）三极管提速；LS 增大电阻降功耗
延迟-功耗积 tpd×Pt_{pd}\times P⁠，越小越好；74ALS 最小
接口四条件 VOH(min)≥VIH(min)V_{OH(min)}\ge V_{IH(min)}⁠；VOL(max)≤VIL(max)V_{OL(max)}\le V_{IL(max)}⁠；∣IOH∣≥nIIH\lvert I_{OH}\rvert\ge nI_{IH}⁠；IOL≥m∣IIL∣I_{OL}\ge m\lvert I_{IL}\rvert
TTL→74HC 高电平不够：加上拉电阻或改用 74HCT；高压 CMOS 用 OC 门
CMOS→TTL 可直接驱动，个数常受低电平灌电流限制（74HC→74LS：10 个）

自测练习

1.（基础）TTL 与非门中，"与"逻辑是靠什么实现的？TTL 或非门中，"或"逻辑是靠什么实现的？

答案与提示

与非门：靠输入级多发射极三极管T1T_1（等效为二极管与门）。或非门：靠两只倒相管T2T_2⁠、T2′T_2'的集电极、发射极分别并联。

2.（基础）两输入 TTL 与非门 A=0.2 V、B=3.4 V，T1T_1基极电位多少？输出是什么？

答案与提示

A 的发射结导通，vB1=0.9 Vv_{B1}=0.9\ \text{V}⁠，T2T_2⁠、T5T_5截止，T4T_4导通，输出高电平（约 3.4 V），Y=1。

3.（概念）为什么普通推拉式输出的 TTL 门不能把输出端并联？OC 门为什么可以？

答案与提示

一个输出高（⁠T4T_4通）、一个输出低（⁠T5′T_5'通）时，VCCV_{CC}经R4R_4⁠、T4T_4⁠、D2D_2⁠、T5′T_5'到地形成低阻通路，电流很大可能损坏器件，输出电平也不确定。OC 门没有T4T_4上拉支路，输出管只能往下拉，并联后由外接RLR_L限流并完成上拉，实现线与。

4.（计算）两个 OC 门线与，驱动 2 个 74 系列二输入与非门（每个门的两个输入端都接线与输出）。IOH=200 μAI_{OH}=200\ \mu\text{A}⁠，IOL(max)=16 mAI_{OL(max)}=16\ \text{mA}⁠，IIL=−1 mAI_{IL}=-1\ \text{mA}⁠，IIH=40 μAI_{IH}=40\ \mu\text{A}⁠，VCC=5 VV_{CC}=5\ \text{V}⁠，要求VOH≥3.0 VV_{OH}\ge3.0\ \text{V}⁠、VOL≤0.4 VV_{OL}\le0.4\ \text{V}⁠。求RLR_L范围。

答案与提示

n=2n=2⁠，m=4m=4（输入端数），m′=2m'=2（与非门按门数）。RL(max)=20.4+0.16 kΩ≈3.57 kΩR_{L(max)}=\dfrac{2}{0.4+0.16}\ \text{k}\Omega\approx3.57\ \text{k}\Omega⁠；RL(min)=4.616−2 kΩ≈0.33 kΩR_{L(min)}=\dfrac{4.6}{16-2}\ \text{k}\Omega\approx0.33\ \text{k}\Omega⁠。范围约 0.33～3.57 kΩ。

5.（判断）以下连接能否直接工作？①74LS 驱动 74HCT；②74 驱动 74HC；③74HC 驱动 74ALS（74ALS：∣IIL(max)∣=0.2 mA|I_{IL(max)}|=0.2\ \text{mA}⁠，IIH=20 μAI_{IH}=20\ \mu\text{A}⁠），能带几个？

答案与提示

① 能：2.7≥2.0，0.5≤0.8，电流也满足。② 不能：2.4<3.15，高电平不满足，需上拉电阻或换 74HCT。③ 能：4.4≥2.0，0.33≤0.8；高电平 4/0.02=200，低电平 4/0.2=20，最多 20 个。

6.（计算）分别求 74HCT 和 74LS 的噪声容限（74HCT：VOH(min)=4.4V_{OH(min)}=4.4⁠、VOL(max)=0.33V_{OL(max)}=0.33⁠、VIH(min)=2.0V_{IH(min)}=2.0⁠、VIL(max)=0.8V_{IL(max)}=0.8⁠，单位 V）。

答案与提示

74HCT：VNH=4.4−2.0=2.4 VV_{NH}=4.4-2.0=2.4\ \text{V}⁠，VNL=0.8−0.33=0.47 VV_{NL}=0.8-0.33=0.47\ \text{V}⁠。74LS：VNH=2.7−2.0=0.7 VV_{NH}=2.7-2.0=0.7\ \text{V}⁠，VNL=0.8−0.5=0.3 VV_{NL}=0.8-0.5=0.3\ \text{V}⁠。

7.（三态）TTL 三态与非门 EN 高电平有效。EN=0、A=B=1 时输出是什么？此时输出级两只三极管处于什么状态？

答案与提示

输出高阻态 Z（与 A、B 无关）。T4T_4⁠、T5T_5同时截止。

8.（华师风格·简答）比较 TTL 门电路与 CMOS 门电路的主要特点，并说明用 TTL 电路驱动 74HC 系列 CMOS 电路时存在什么问题、如何解决。

答案与提示

比较要点：开关器件（三极管/MOS 管）、静态功耗（TTL 大、CMOS 极小）、电源范围、输出电平、阈值（1.4 V / VDD/2V_{DD}/2⁠）、噪声容限（CMOS 大）、输入电流（TTL 低电平约 1 mA 流出、CMOS 几乎为 0）、输入悬空（TTL≈高、CMOS 不允许）、集成度。问题：TTL 输出高电平最小值（2.4～2.7 V）低于 74HC 输入高电平最小值 3.15 V。解决：TTL 输出端接上拉电阻到VDDV_{DD}⁠；或改用 74HCT/74AHCT；CMOS 电源电压很高时用 OC 门上拉到VDDV_{DD}⁠。

下一讲预告

门电路的"内部"讲完了。从第 08 讲开始，我们把门电路当成积木，学习组合逻辑电路的分析与设计方法——由电路图写表达式、由要求设计电路。

👉 点击进入下一讲：第08讲｜组合逻辑电路的分析与设计方法

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